可测试性设计(DFT)本质上是为了确保复杂设计能得到全面彻底的测试。随着设计中门数的增长和制造工艺技术的发展，测试需求也在不断提升。幸运的是,DFT技术的发展消除了主要的设计需求和测试限制。

结构化DFT技术因具有高故障覆盖率和支持自动化测试向量生成(ATPG)工具的特性而得到广泛应用。扫描技术和存储器内建自测试(BIST)功能是大部分结构化测试技术的基础。在该技术中,器件的时序元件被均匀地划分成扫描链，再通过器件的并行I/O接口载入。 为最大限度地减少扫描向量深度和测试时间,百万门级设计通常被要求尽可能增加扫描链的数量。这种方法既考虑了测试仪的存储限制,又能满足测试时间的要求。因此,采用扫描技术时通常需要多个器件I/O引脚以便在测试期间载入扫描链。

嵌入在器件中的大型存储器通常采用特定的存储器测试算法进行测试。最常用的存储器测试方法是利用BIST电路提供测试激励,并采用片上实速(at-speed)验证响应结果。

但是,随着制造工艺达到130纳米甚至更小尺寸,与时序相关的故障数量大大增加。因此,现在必须使用实速扫描测试来充分检测这些时序故障。

全速扫描转换测试比传统的固定逻辑(stuck-at)测试需要更多的测试向量。此外,高质量的测试还需要精确的时钟。为支持这些额外的测试,需提高对测试环境的要求。而且,许多公司正在考虑增加额外的测试来进一步改善测试效果。

测试方法同样也会影响设计流程。整个设计通常被划分成可独立设计的块,然后在顶层进行组装。任何额外的测试逻辑或布线都将使该过程变复杂。不幸的是,采用这类模块或分层方法的大型器件通常有很多扫描链,因此，在顶层往往会有多个扫描路线。

在许多设计中存在的另一个测试问题是分布式小型存储器的广泛使用。如果这些存储器采用存储器BIST功能,则在增加复用、布线以及BIST控制器时会极大地影响硅片面积。

持续增长的测试要求产生了必须重点关注的若干设计问题,包括用于实速测试的高速测试仪时钟和设备；支持实速测试仪时钟的高速I/o接口;针对小型存储器的存储器BIST功能增加硅片面积和布线;增加测试仪容量以适应带有多个向量的应用;支持扫描测试的大量I/O接口;支持扫描链的多个顶层线路。

利用锁相环进行精确的实速测试

在扫描测试期间需要利用外部时钟米为每个向量加载扫描链。由测试仪提供的这一时钟通常工作在相对较低的频率下。为适应实速扫描测试的要求,在加载扫描链后必须采用高频时钟脉冲。不过从测试仪中提取高速时钟是一个难题。

测试仪很难模仿器件内部的锁相环(PLL)波形。此外,许多器件的内部时钟速度都要高于外部I/O接口。因此，即使测试仪能提供准确的时钟，也仍然需要通过专用的I/O引脚将测试仪的时钟引入器件的门电路。

一种无需高速I/O接口和测试仪时钟就能提供准确时钟的方法是,在测试中重复利用内部锁相环时钟。时钟开关设计将锁相环时钟传递到扫描旁路时钟路径中。因此不会影响锁相环的功能时钟树。这样做的好处是可提供功能上准确的时钟,同时减少了对测试仪时钟和设备I/O接口的要求。

ATPG工具能够理解锁相环时钟开关模型。在ATPG处理期间,这些必须处于激活状态的开关可以由ATPG工具自动配置和控制。通常专用测试仪时钟功能、高速设备和高速测试I/O接口都不是必需的,但在进行千兆赫范围测试时,仍有可能采用这种时钟转换方法。

最后,通过简单加入时钟切换设计,器件可以在其原始操作模式中使用时钟生成逻辑。时钟切换逻辑能够产生实速转换和路径延迟扫描测试所需的实速时钟脉冲。因此,设计工程师能够用扫描ATPG测试内容代替难以产生和评估质量的功能测试内容。这样做可以极大地降低测试时间,并且易于评定测试质量。

非插人式存储器测试

采用BIST功能测试大型嵌入式存储器有着十分重要的意义。这种标准做法被业界广泛接受。存储器BIST控制器能支持很多算法和非常高频的测试。

图1：途中的RAM包含一个典型的存储器Collar和一个控制器。Collar位于存储器中，并且在测试期间替代来自BIST控制器的系统信号。

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