引 言

目前，多数计算机、嵌入式处理设备和通信设备都采用并行总线，但随着芯片性能不断提升和系统越来越复杂，数据传输带宽已成为提高系统性能的瓶颈。虽然增大并行总线宽度可以提高芯片与芯片之间、背板与背板之间的数据吞吐量，但是数据线的增多和传输速率的加快会使PCB布线的难度提高，并且增加了信号延时和时钟相位偏移。高速串行互连技术成为提高数据传输带宽的有效解决途径。

新的串行总线技术不断涌现，如新推出的串行总线标准有PCI-express、RapidI()、10Gigabit Ethernet Attachment Unit Interface(XAUI)、HyperTransport、Infini-Band、SATA等。新标准的快速发展及网络与通信领域不断增强的数字统一趋势，对系统设计人员桥接这些标准和适应不断演化的标准提出了新的挑战，需要具有新一代系统集成和灵活性的可编程解决方案。Xilinx公司的Vir-tex-4 FX系列FPGA芯片内置了RocketIO收发器，能够提供622Mb／s～6.5 Gb／s的数据传输速率，并且支持多种高速串行通信协议，可以帮助设计人员方便、灵活、可靠地实现高速通信。

1 设计要素

1.1 时 钟

在Virtex-4 FX系列FPGA中每个RocketIO Multi-Gigabit Transceiver(MGT)有多个时钟输入。其中，参考时钟有3种，根据不同的传输速率选择不同的参考时钟。GREFCLK适用于单个MGT组且数据传输率低于1 Gb／s的情况。REFCLK1和REFCLK2一般用于数据传输率高于1 Gb／s、低于6.5 Gb／s的情况。

时钟精度和时钟抖动是评价时钟质量的两个重要指标。MGT模块要求高精度的参考时钟，MGT要求的时钟精度为±350×10-6，MGT可容忍的输入参考时钟抖动公差最大为40ps，所以从DCM中出来的时钟(大于±100ps)不能够作为MGT的参考时钟输入。MGT的时钟一般采用以下方案解决：从片外输入的差分时钟必须经过RocketIO模块指定的差分时钟引脚接入，然后经过Rock-etIO模块中的时钟管理模块GTllCLK_MGT转化成单端时钟，送到REFCLK1或REFCLK2作为MGT的参考时钟。

MGT模块的输出时钟TXOUTCLK1、TXOUT-CLK2、RXRECCLK1、RXRECCLK2可以作为4个用户使用的时钟TXUSRCLK、TXUSRCLK2、RXUSRCLK、RX-USRCLK2的时钟源；也可以作为DCM模块的输入，从而生成用户所需的特定频率的时钟，提供给系统其他模块使用。参考时钟的频率由串行传输速率和时钟参数设置来决定。表1是该实验中关于时钟参数的设置。

打印本文   关闭窗口