2．FPGA设计原理

由FPGA完成李沙育图形，核心在于利用FPGA的内部数字逻辑单元实现数据的运算与存储。该系统主要由高速数据采集模块、可编程逻辑器件FPGA、微处理器和液晶显示模块等四部分组成，其中显示模块由液晶屏和一块低成本的CPLD组成。当两路信号分别接至A、B通道的输入端，经衰减、放大后输入到数据采集模块进行采样。由ADC采样回来的信号直接送到FPGA，此时数据并不是马上存储到FPGA的内部RAM模块里面，而是先做一次算法处理，此算法的功能就是利应两路信号的数值大小，计算出在液晶屏上的对应的被点亮的像素点的位置，而屏幕上不同的位置又对应不同的地址，此地址作为FPGA内部RAM的地址，用来存储对应的像素点是否点亮的信息，因此实际上RAM内部存储的数据就是一幅李沙育图形。此数据为二进制数据，都由逻辑信号0、1组成，0对应该像素点不被点亮，1则表示点亮。ARM读取这些数据时，RAM屏蔽写使能，只有当ARM把所有的数据读完后，RAM才被重新写使能。可以看到，在ARM读取数据的期间，从A、B两通道输进来的信号仍然在往FPGA里面传送，为了保证数据不丢失，该设计采用了两块大小相同的RAM的乒乓工作模式，即ARM在读取RAM1的数据时，RAM2用来存储输入进来的数据，当读完RAM1的数据后，ARM转到读RAM2的数据，而由RAM1来存储输入进来的数据。

3．李沙育图形在FPGA内部的实现

3．1 FPGA内部算法

为了将纯粹的数字信号转化为对应的李沙育图形，必须从李沙育图形的形成原理来做分析。
李沙育图形上的每一个点都可以下面两个公式来表示：

x=A lsin(ω1t+ψ1) (1)

Y=A 2sin(ω2t+ψ2) (2)

由上式可知，李沙育图形实际上是一个质点同时在x轴和Y轴上振动形成的，其初始相差值△ψ=ψ2一ψ1，频率比为ω2／ω1。为了在屏幕上达到显示的效果，把实际李沙育图形显示区域(256*200)等分为四个象限，水平中心线为X轴，垂直中心线为Y轴。当A、B两通道同时输入进来信号以后，把A通道的数值按由小到大的顺序，从左向右排列，B通道的信号则同理从下向上排列，同时进来的一组信号共同决定了它们所对应的在屏幕上显示的位置，而位置对应了FPGA内部RAM的地址。其算法可由下面两个公式实现：

ADD=Y×1 6+X／1 6 (3)

DATA=X％16(4)

在这里ADD表示RAM的地址，DATA表示相应的RAM地址中存储的数据。式(3)中Y值的大小表示在垂直方向上的位置，因为前面提到过水平宽度为2 56个像素点，刚好对应了1 6个1 6b i t的二进制数据，即屏幕上的一行对应了1 6个地址单元。Y×1 6可以表示成，Y值每加一次，地址增加1 6。X／1 6是一个除法求整数的计算，此计算结果代表了这一行的l 6个地址中，哪个地址单元将被选中，而此地址单元将用来存储它所对应的屏幕上的1 6个像素点的状态信息。式(4)中X 1 6是一个求余数的运算，此运算结果刚好代表了在式(3)推算出来的地址对应的1 6个像素点中，哪个像素点将会被点亮。上面算法是在FPGA内部采用Verilog语言编程实现。

3．2 RAM工作状态和设计实现

当地址和数据都计算出来后就可以将数据写入RAM模块。在本设计中，F P G A内部的工作状态都是受ARM所控制的，因此实际上ARM就是一个调度中心，它控制着整个系统的工作进程。为了保证数据的不丢失，两块RAM的乒乓工作模式被分成了四个状态(A：RAM 1清零、RAM2写入；B：R AM 1写入、 RAM 2读出；C：RAM 1写入、RAM2清零；D：RAM 1读出、RAM2写入)，根据ARM的工作情况，这两块RAM在这四种工作状态中循环转变。其状态流程如图1所示。从流程图可以看到，两块RAM呈现交替的工作状态，使数据不被丢失，保证了整体的流畅性。

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