SEP3203处理器是由东南大学国家专用集成电路系统工程技术研究中心设计的16／32位RISC微控制器，面向低成本手持设备和其他通用嵌入式设备。该处理器内嵌ARM7TDMI处理器内核，为用户提供了面向移动终端应用的丰富外设、低功耗管理和低成本的外存配置，整个芯片可以运行在75 MHz。数据通信系统使用的主要功能模块如下：20 KB片上零等待静态存储器(eSRAM)；外部存储器接口控制器(EMI)；中断控制器(INTC)；DMA控制器(DMAC)。

系统中使用的FPGA为Altera公司的Cyclone系列中的EP1C6Q240C8，拥有丰富的I／O资源和逻辑资源，外部接口遵循SRAM时序。它主要负责提供信号的A／D采样频率，并将A／D转换后的数据存储到一组FIFO中，待FIFO的FF(Full Flag)端口有效后，将FIFO中的数据读回，同时使能另一组FIFO的写时序，实现了信号不间断的采样和存储。

FPGA将一组数据处理完毕后，以中断的方式通知SEP3203，处理器以DMA方式将运算后的结果存储到片外的SDRAM中。由于数据写满FIFO的时间大于FPGA处理数据的时间，所以整个系统实现了流水线操作。

1系统的总体设计[1-2]

系统硬件主要由信号采集模块、FIFO、FPGA和SEP3203处理器组成。信号采集模块主要包括信号接收器和A／D转换模块。接收到的信号首先要通过NE5534进行放大，NE5534采用±5 V供电。图1为系统总体框图。

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