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tms320f2812中文资料介绍来源于瑞达科技网 | |
作者:佚名 文章来源:网络 点击数 更新时间:2011/1/13 文章录入:瑞达 责任编辑:瑞达科技 | |
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简介:德州仪器所生产的TMS320F2812 数字讯号处理器是针对数字控制所设计的DSP,整合了DSP 及微控制器的最佳特性,主要使用在嵌入式控制应用,如数字电机控制(digital motor control, DMC)、资料撷取及I/O 控制(data acquisition and control, DAQ)等领域。针对应用最佳化,并有效缩短产品开发周期,F28x 核心支持全新CCS环境的C compiler,提供C 语言中直接嵌入汇编语言的程序开发介面,可在C 语言的环境中搭配汇编语言来撰写程序。值得一提的是,F28x DSP 核心支持特殊的IQ-math 函式库,系统开发人员可以使用便宜的定点数DSP 来发展所需的浮点运算算法。F28x 系列DSP预计发展至400MHz,目前已发展至150MHz 的Flash 型式。 1.高性能静态CMOS制成技术
图2 OSC与PLL方块图。 表1PLLCR缓存器位格式表: 15-4 3 2 1 0 Reserved DIV R-0 R/W-0 R:读取;R/W:可读可写;-0=重置后的值 表2 PLLCR缓存器位说明表: 位 名称 功能描述 15-4 Reserved 保留 3-0DIV DIV 可以控制(不论PLL是否在旁路状态皆可控制)及设定(仅在PLL 为非旁路状态时才可设定)PLL的频率比:=0000,CLKIN =OSCCLK/2(PLL bypass) =0001,CLKIN =(OSCCLK*1.0)/2 =0010,CLKIN =(OSCCLK*2.0)/2 =0011,CLKIN =(OSCCLK*3.0)/2 =0100,CLKIN =(OSCCLK*4.0)/2 =0101,CLKIN =(OSCCLK*5.0)/2 =0110,CLKIN =(OSCCLK*6.0)/2 =0111,CLKIN =(OSCCLK*7.0)/2 =1000,CLKIN =(OSCCLK*8.0)/2 =1001,CLKIN =(OSCCLK*9.0)/2 =1010,CLKIN =(OSCCLK*10.0)/2 =1011-1111 ,保留 2.2.2系统频率控制 如图3所示,所有外围电路的频率都是由SYSCLKOUT经过除频而 来,F2812将所有外围分成两类,分别是: 1.高速外围:包括事件管理模块(EVA,EVB)及ADC。 2.低速外围:包括SCI-A/B、SPI、McBSP。 HSPCLK:高速外围的频率,可经由HISPCP缓存器改变其频率,如表 2-3所示为HISPCP缓存器的格式,缓存器的位说明如表4所示。 LSPCLK:低速外围的频率,可经由LOSPCP缓存器改变其频率,如表 2-5所示为LOSPCP缓存器的格式,缓存器的位说明如表6所示。 表3HISPCP缓存器位元格式表: 15-3 2 1 0 Reserved HSPCLK R-0 R/W-001 R:读取;R/W:可读可写;-0=重置后的值 位元名称 功能描述 15-3 Reserved 保留 2-0HSPCLK这些位元设定高速外围频率比(HSPCLK)与SYSCLKOUT的关系:如果HISPCP≠0,HSPCLK=SYSCLKOUT/(HISPCPx2) 如果HISPCP=0,HSPCLK =SYSCLKOUT =000,高速频率= SYSCLKOUT/1 =001,高速频率= SYSCLKOUT/2( 预设值) =010,高速频率= SYSCLKOUT/4 =011 ,高速频率= SYSCLKOUT/6 =100,高速频率= SYSCLKOUT/8 =101,高速频率= SYSCLKOUT/10 =110 ,高速频率= SYSCLKOUT/12 =111 ,高速频率= SYSCLKOUT/14 表5 LOSPCP缓存器位元格式图: 15-3 2 1 0 Reserved LSPCLK R-0 R/W-010 图7 CPU-Timers 方块图
2.5.1脉波宽度调变(PWM) PWM的功能包括: 1.拥有宽广可程序的Dead-time长度。 2.PWM载波频率实时的改变。 3.PWM脉波宽度实时的改变。 4.可以透过程序来产生非对称、对称及空间向量PWM信号。 5.提供外部保护接脚PDPINTx来保护功率级板,当这个接脚为”LOW”时,PWM信号将会强制变为高阻抗.如图9所示为PWM 电路的方块图,其动作流程大致为:比较器的值(CMPRx)进来与T1CON所设定的对称或非对称之波形比较,然后产生方波PHx输出进入Dead-time 产生电路产生出两个有 Dead-time的信号,再透过输出逻辑电路来设定每个PWM的输出逻辑,如此就可产生所需要的PWM信号。 图9 PWM 电路方块图 如图10 所示为非对称PWM 波形图,其中PWM1、PWM3、PWM5输出逻辑设为Active High,PWM2、PWM4、PWM6 输出逻辑设为ActiveLow,如此设定Dead-time 会使得PWMx 与PWMX+1 两讯号不同时为High,适用于IGBT 为Active High 之功率级板。 图10非对称PWM信号波形图(x=1,3,or5)。 如图11所示为对称PWM波形图,其中PWM1、PWM3、PWM5 输出逻辑设为ActiveLow,PWM2、PWM4、PWM6输出逻辑设为ActiveHigh,如此设定Dead-time会使得PWMx与PWMX+1两信号不同时为Low,适用于IGBT为ActiveLow之功率级板,本系统就是用这个设定方式。 图13EVB的QEP电路方块图。 如图14所示为典型的Encoder输出信号,在图的左半部,看到QEP1领先QEP2为90 度,所以定时器使用上数型。在图的右半部,看到QEP2领先QEP1为90度,所以定时器使用下数型。 GPxMUX:每个I/O端口都有一个多任务缓存器(GPxMUX),GPxMUX 缓存器是用来选择这些接脚被拿来当做数字I/O(GPxMUX.bit=0)还是外围I/O(GPxMUX.bit=1)。当DSP重置时,所有I/O 预设为数位I/O。 GPxDIR:每个I/O端口都有一个方向控制缓存器(GPxDIR),用来设定为数字I/O时,其接脚为输入(GPxDIR.bit= 0)或输出(GPxDIR.bit=1)。当DSP GPxQUAL:输入取样控制缓存器,用来设定做为数字I/O输入(INPUT) GPxDAT:每个I/O端口都有一个数据缓存器(GPxDAT),用来读写接脚的状态。
图16ADC模块方块图。 3.数据字符(Data-word)格式 4.数据字符(Data-word)长度:1到16个数据位增强型SPI的特色: GPIOF4 (SCITXDA) GPIOF12 (MDXA) GPIOF3 (SPISTEA) GPIOF2 (SPICLK) 模式选择 (Mode Selected) 1 X X X 至Flash地址 (0x3F7FF6) 0 1 X X 至外部EEPROM呼叫SPI_Boot下载0 0 1 1 至SCI-A呼叫 SCI_Boot 下载 0 0 1 0 至H0 SARAM地址 (0x3F8000) 0 0 0 1 至OTP地址(0x3D7800) 0 0 0 0 至GPIOB呼叫Parallel_Boot下载 如图20为Bootloader模式流程图,下列是Bootloader模式分析。 5.SPIEEPROMBoot模式: 本文如需正确应用需结合英文原版资料配合查阅 R:读取;R/W:可读可写;-0=重置后的值 表6 LOSPCP 缓存器位元说明表。 位元 名称 功能描述 15-3 Reserved 保留 2-0 LSPCLK这些位元设定低速外围频率比(LSPCLK)与SYSCLKOUT的关系:如果LOSPCP≠0,LSPCLK=SYSCLKOUT/(LOSPCPx2) 如果LOSPCP=0,LSPCLK =SYSCLKOUT =000,低速频率= SYSCLKOUT/1 =001,低速频率= SYSCLKOUT/2 =010,低速频率= SYSCLKOUT/4( 预设值) =011 ,低速频率= SYSCLKOUT/6 =100,低速频率= SYSCLKOUT/8 =101,低速频率= SYSCLKOUT/10 =110 ,低速频率= SYSCLKOUT/12 =111 ,低速频率= SYSCLKOUT/14 PCLKCR(外围频率控制缓存器)是用来允许或禁能各个外围模块的频率,当外围要使用时就必需将其频率允许,如此一来外围才能使用,而若不需使用的外围,可以将其频率关掉,如此可以达到节省功率的作用。如表7 所示为PCLKCR缓存器的格式,缓存器的位元说明如表8所示。 表7PCLKCR缓存器位元格式表*。 15 14 13 12 11 10 9 8 Reserved ECAN ENCLK Reserved MCBSP ENCLK SCIB ENCLK SCIA ENCLK Reserved SPI ENCLK R-0 R/W-0 R-0 R/W-0 R/W-0 R/W-0 R-0 R/W-0 7-4 3 2 1 0 Reserved ADC ENCLK Reserved EVB ENCLK EVA ENCLK R-0 R/W-0 R-0 R/W-0 R/W-0 R:读取;R/W:可读可写;-0=重置后的值 表8PCLKCR缓存器位元说明表: 位元 名称 功能描述 15 Reserved 保留14 ECAN ENCLK 如果此位元被设定,在CAN 外围范围内的系统频率将 被致能。在低电力操作下,此位将被使用者或重置设为0。 13 Reserved 保留 12 MCBSP ENCLK 如果此位元被设定,在McBSP外围范围内的低速频率(LSPCLK)将被致能。在低电力操作下,此位将被使用者或经由重置设为0。 11 SCIB ENCLK 如果此位元被设定,在SCI-B 外围范围内的低速频率(LSPCLK)将被致能。在低电力操作下,此位元将被使用者或经由重置设为0。 10 SCIA ENCLK 如果此位元被设定,在SCI-A 外围范围内的低速频率(LSPCLK)将被致能。在低电力操作下,此位将被使用者或经由重置设为0。 9 Reserved 保留 8 SPIA ENCLK 如果此位元被设定,在SPI 外围范围内的低速频率(LSPCLK)将被致能。在低电力操作下,此位将被使用者或经由重置设为0。 7-4 Reserved 保留 3 ADC ENCLK 如果此位元被设定,在ADC 外围范围内的高速频率(HSPCLK)将被致能。在低电力操作下,此位将被使用者或经由重置设为0。2 Reserved 保留 1 EVB ENCLK 如果此位元被设定,在EV-B 外围范围内的高速频率(HSPCLK)将被致能。在低电力操作下,此位将被使用者或经由重置设为0。 0 EVA ENCLK 如果此位元被设定,在EV-A 外围范围内的高速频率(HSPCLK)将被致能。在低电力操作下,此位将被使用者或经由重置设为0。2.3内存结构介绍 2.3.1TMS320F2812内存映 如图4为TMS320F2812内存映像。“Low64K”之内存地址范围映像到240x的数据空间地址,”High 64K”之内存地址范围映像到24x/240x的程序空间地址,24x/240x兼容程序代码只能在“High64K”内存区域执行。 图4TMS320F2812内存映像(MemoryMap)。 17 2.3.2外部内存接口(XINTF) TMS320F2812的外部内存接口(XINTF)是非多任务异步总线,映像到5个固定的内存映像区段,其定义如图5 所示.外部内存接口(XINTF)提供19条地址线及16条数据线,每个区段最 大可以存取的内存范围为512Kx16,所支持的外部内存高达1Mx16 以上。 图5外部内存接口(XINTF)方块图。 2.4 32位元CPU Timers0/1/2 TMS320F2812有3个32位元的CPUTimer,如图7为CPU-Timers之方块图。CPU-Timer0 可以让使用者来应用,而CPU-Timer1和CPU-Timer2则被保留做为实时(Real-Time)OS(例如:DSP-BIOS)。这些CPU-Timers 不同于事件管理模块(EVA,EVB)内一般用途用(General-Purpose)Timers。CPU-Timer大致上的运作如下:32 位元的计数缓存器(TIMH:TIM)加载周期缓存器(PRDH:PRD)的值,计数缓存器是以TMS320F2812的SYSCLKOUT(150MHz)之速率递减,当计数到0时,Timer会产生一个中断信号。 |
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